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【2h】

Design-for-testability for path delay faults for large combinational circuits using test-points

机译：使用测试点的大型组合电路的路径延迟故障的可测试性设计

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Irith Pomeranz; Sudhakar M. Reddy;
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年度 1994
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1. Design-for-testability for path delay faults in large combinational circuits using test points [J] . Pomeranz I., Reddy S.M. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems . 1998,第4期

机译：使用测试点的大型组合电路中路径延迟故障的可测试性设计
2. A new class of sequential circuits with combinational test generation complexity for path delay faults [J] . Shunjiro Miwa, Satoshi Ohtake, Hideo Fujiwara 電子情報通信学会技術研究報告. フォ-ルトトレラントシステム . 2000,第620期

机译：一种新的顺序电路，具有用于路径延迟故障的组合测试生成复杂性
3. A new class of sequential circuits with combinational test generation complexity for path delay faults [J] . Shunjiro Miwa, Satoshi Ohtake, Hideo Fujiwara 電子情報通信学会技術研究報告. フォ-ルトトレラントシステム . 2000,第620期

机译：一种新的顺序电路，具有用于路径延迟故障的组合测试生成复杂性
4. Design-for-testability for path delay faults in large combinatorial circuits using test-points [C] . Irith Pomeranz, Sudhakar M. Reddy, PIrith Pomeranz, Annual conference on Design automation;Conference on Design automation . 1994

机译：使用测试点的大型组合电路中路径延迟故障的可测试性设计
5. Automated diagnosis of path delay faults in digital integrated circuits. [D] . Pant, Pankaj. 2000

机译：自动诊断数字集成电路中的路径延迟故障。
6. Accurate dynamic power estimation for CMOS combinational logic circuits with real gate delay model [O] . Omnia S. Fadl, Mohamed F. Abu-Elyazeed, Mohamed B. Abdelhalim, 2016

机译：具有实际门延迟模型的CMOS组合逻辑电路的准确动态功率估算
7. A Satisfiability-Based Test Generator for Path Delay Faults in Combinational Circuits [O] . Chih-ang Chen, Sandeep K. Gupta 1996

机译：基于可满足性的组合电路路径延迟故障测试发生器
8. Diagnosis of Short-Circuit Faults in Combinational Circuits. [R] . Friedman, A. D. 1973

机译：组合电路中短路故障的诊断。

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